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3872ae034d
commit
5a0396efaf
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@ -60,6 +60,8 @@ namespace ChocolArm64.Instruction
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Context.Emit(OpCodes.And);
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Context.Emit(OpCodes.And);
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EmitZeroCVFlags(Context);
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Context.EmitZNFlagCheck();
|
Context.EmitZNFlagCheck();
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EmitDataStoreS(Context);
|
EmitDataStoreS(Context);
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@ -79,6 +81,8 @@ namespace ChocolArm64.Instruction
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if (SetFlags)
|
if (SetFlags)
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{
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{
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EmitZeroCVFlags(Context);
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Context.EmitZNFlagCheck();
|
Context.EmitZNFlagCheck();
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}
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}
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||||||
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@ -335,5 +339,13 @@ namespace ChocolArm64.Instruction
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Context.Emit(OpCodes.Conv_I4);
|
Context.Emit(OpCodes.Conv_I4);
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}
|
}
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}
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}
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private static void EmitZeroCVFlags(AILEmitterCtx Context)
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{
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Context.EmitLdc_I4(0);
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|
Context.EmitLdc_I4(0);
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||||||
|
Context.EmitStflg((int)APState.VBit);
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|
Context.EmitStflg((int)APState.CBit);
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|
}
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}
|
}
|
||||||
}
|
}
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@ -1,6 +1,7 @@
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using ChocolArm64.Decoder;
|
using ChocolArm64.Decoder;
|
||||||
using ChocolArm64.State;
|
using ChocolArm64.State;
|
||||||
using ChocolArm64.Translation;
|
using ChocolArm64.Translation;
|
||||||
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using System;
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||||||
using System.Reflection.Emit;
|
using System.Reflection.Emit;
|
||||||
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||||||
using static ChocolArm64.Instruction.AInstEmitMemoryHelper;
|
using static ChocolArm64.Instruction.AInstEmitMemoryHelper;
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||||||
|
@ -85,38 +86,65 @@ namespace ChocolArm64.Instruction
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||||||
{
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{
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AOpCodeSimdMemSs Op = (AOpCodeSimdMemSs)Context.CurrOp;
|
AOpCodeSimdMemSs Op = (AOpCodeSimdMemSs)Context.CurrOp;
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||||||
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||||||
//TODO: Replicate mode.
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int Offset = 0;
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int Offset = 0;
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void EmitMemAddress()
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{
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Context.EmitLdarg(ATranslatedSub.MemoryArgIdx);
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Context.EmitLdint(Op.Rn);
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Context.EmitLdc_I8(Offset);
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Context.Emit(OpCodes.Add);
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}
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if (Op.Replicate)
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{
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|
//Only loads uses the replicate mode.
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if (!IsLoad)
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{
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throw new InvalidOperationException();
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}
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int Bytes = Context.CurrOp.GetBitsCount() >> 3;
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for (int SElem = 0; SElem < Op.SElems; SElem++)
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{
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int Rt = (Op.Rt + SElem) & 0x1f;
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for (int Index = 0; Index < (Bytes >> Op.Size); Index++)
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{
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EmitMemAddress();
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|
EmitReadZxCall(Context, Op.Size);
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EmitVectorInsert(Context, Rt, Index, Op.Size);
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|
}
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if (Op.RegisterSize == ARegisterSize.SIMD64)
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{
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EmitVectorZeroUpper(Context, Rt);
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}
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Offset += 1 << Op.Size;
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|
}
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|
}
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|
else
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|
{
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for (int SElem = 0; SElem < Op.SElems; SElem++)
|
for (int SElem = 0; SElem < Op.SElems; SElem++)
|
||||||
{
|
{
|
||||||
int Rt = (Op.Rt + SElem) & 0x1f;
|
int Rt = (Op.Rt + SElem) & 0x1f;
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||||||
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if (IsLoad)
|
if (IsLoad)
|
||||||
{
|
{
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Context.EmitLdarg(ATranslatedSub.MemoryArgIdx);
|
EmitMemAddress();
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||||||
Context.EmitLdint(Op.Rn);
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Context.EmitLdc_I8(Offset);
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||||||
|
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||||||
Context.Emit(OpCodes.Add);
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||||||
EmitReadZxCall(Context, Op.Size);
|
EmitReadZxCall(Context, Op.Size);
|
||||||
|
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||||||
EmitVectorInsert(Context, Rt, Op.Index, Op.Size);
|
EmitVectorInsert(Context, Rt, Op.Index, Op.Size);
|
||||||
|
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||||||
if (Op.RegisterSize == ARegisterSize.SIMD64)
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{
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EmitVectorZeroUpper(Context, Rt);
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}
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}
|
}
|
||||||
else
|
else
|
||||||
{
|
{
|
||||||
Context.EmitLdarg(ATranslatedSub.MemoryArgIdx);
|
EmitMemAddress();
|
||||||
Context.EmitLdint(Op.Rn);
|
|
||||||
Context.EmitLdc_I8(Offset);
|
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||||||
|
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||||||
Context.Emit(OpCodes.Add);
|
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||||||
EmitVectorExtractZx(Context, Rt, Op.Index, Op.Size);
|
EmitVectorExtractZx(Context, Rt, Op.Index, Op.Size);
|
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|
|
||||||
|
@ -125,6 +153,7 @@ namespace ChocolArm64.Instruction
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||||||
Offset += 1 << Op.Size;
|
Offset += 1 << Op.Size;
|
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}
|
}
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|
}
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if (Op.WBack)
|
if (Op.WBack)
|
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{
|
{
|
||||||
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@ -2,6 +2,7 @@
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||||||
using Gal.OpenGL;
|
using Gal.OpenGL;
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||||||
using System;
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using System;
|
||||||
using System.IO;
|
using System.IO;
|
||||||
|
using ChocolArm64;
|
||||||
|
|
||||||
namespace Ryujinx
|
namespace Ryujinx
|
||||||
{
|
{
|
||||||
|
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